本文详细探讨了在Verilog中，特别是8位和9位有符号数运算时，遇到+128和-128的情况。加法时，无论正负，实际运算结果都被视为-128的补码；减法则根据输入符号正确处理。测试部分展示了不同情况下的仿真结果和数据类型标记的重要性。
摘要由CSDN通过智能技术生成
2）输入信号为9位有符号数
我们都知道对于verilog有符号数的加法减法，计算机是以补码进行的，例如A-B=A[补]+(-B)[补]，结果也是以补码保存的，因为正数的补码=原码，所以表示出来的直接就是正数，而负数的话需要我们进行转换为原码。
但是如果有符号数加减-128或+128时，Verilog时如何处理的呢？
1. 加运算，+128或者+（-128）
1）输入信号为8位有符号数
module block(
input signed[7:0]a,b,
output signed [7:0]c,
output carry);
assign {carry,c}=a+b;
endmodule
测试部分代码如下：
reg clk;
reg [7:0] a,b;
wire [7:0]c;
wire carry;
initial begin
a=64;
b=128;
#(`clk_period*5);
a=64;
b=-128;
#(`clk_period*20);
$stop;
仿真结果如下，可以看出只要是加法运算，不管是+128还是-128，结果都是1100 0000； 因此在测试文件中，是将输入定义的无符号数，所以也是+128和-128的原码和补码表示是一样的。因为符号位在第9位，但并没有显示出来。
总结：对于8位的有符号计算，无论128是正的还是负的，都是按照-128的补码运算的。同时testbench中必须标明数据位有有符号为，不然会以unsigned显示。
2）输入信号为9位有符号数
接下来，可以将b定义成9位数， 可以看到第九位的符号位显示出来了。同时也能分辨出来+128和-128.计算结果也就是有符号显示的。
2. 减法运算，-128或者-（-128）
1）输入信号为8位有符号数
测试结果如下：可以看出，无论是减128还是减-128，计算结果都是-64，因为8位的数表示的只能是-128补码，系统会自动补充第9为来表示符号位，所以计算的结果应该是和下面的9位表示的结果是一样的，但是显示的时候由于C只有8位，因此忽略第9位，直接显示1100 0000，这个数的第8位为符号位，表示负数，因此为-64.
本文是对数字IC基础：有符号数和无符号数的加减运算一文中的谈到的有符号数加减法的算法进行Verilog实现，有关算法细节请阅读原文，本文不会过多谈到原理相关问题。
虽然有符号加减和无符号加减在底层都是使用同样的补码加法器结构，但我们首先分别设计有符号加减法器和无符号加减法器，然后再将其组成一个完整的加减计算单元。
verilog代码设计一个有符号累加器,每个累加器输入-8~+7范围有符号数i_data共四个,i_valid在输入数据有效时置高,无效时置低,当接收到4哥数据后,进行有符号数累加运算并输出累加结果o_data,同时拉高o_ready线(此时也可以接收下一轮数据的输入)。o_ready拉高一个时钟周期脉冲表明
一次有效累加输出。
