vivado2015.2.1，reset synth，Delete Files，BD上reset generated outputs，重新编译。
可先查看其他的1处的时钟域，粘贴过去，
远程共享和访问赛灵思器件
Verilog语法检查能力差变量声明必须在处理之前，否则，vivado不报错，直接把process reg a部分优化掉，所以建议所以变量都声明在文件顶部，always @(...) begin process reg aendreg a;axi stream data fifo如果你不在block design中使用这个IP，那么GUI中设置的DATA宽度不会适配到生成的ver...
Recent practice in distributed systems has shifted from building and maintaining monolithic applications to breaking monoliths into microservices, but the standardization and best practices for microservice architecture and interaction between microservices remain largely undefined. After breaking apart a monolithic application or building up microservices from scratch, many engineers are left wondering "now what"?
In Production-Ready Microservices, author Susan Fowler looks at lessons learned from driving high production-readiness standards across over a thousand microservices. She discusses standards that apply to every microservice, and shares strategies for bringing microservices to a production-ready state. A production-ready microservice, she argues, is one that is stable, reliable, fault-tolerant, scalable, performant, monitored, prepared for any catastrophe, and documented and understood.
Table of Contents
Chapter 1. Microservices
Chapter 2. Production-Readiness
Chapter 3. Stability and Reliability
Chapter 4. Scalability and Performance
Chapter 5. Fault Tolerance and Catastrophe-Preparedness
Chapter 6. Monitoring
Chapter 7. Documentation and Understanding
Appendix A. Production-Readiness Checklist
Appendix B. Evaluate Your Microservice
1.领域：FPGA，基于DWT小波变换的ECG信号处理算法
2.内容：【含操作视频】vivado2019.2平台下使用纯Verilog开发的基于DWT小波变换的ECG信号处理
3.用处：用于基于DWT小波变换的ECG信号处理算法编程学习
4.指向人群：本科，硕士，博士等教研使用
5.运行注意事项：
使用vivado2019.2或者更高版本测试，用软件打开FPGA工程，然后参考提供的操作录像视频跟着操作。
工程路径必须是英文，不能中文。
Xilinx SAE 带你玩转Vivado ——《Vivado从此开始》
Vivado 视频课程点击率近10万的作者，赛灵思战略应用工程师 （SAE）高亚军再次为Vivado 用户做出贡献， 新书《Vivado从此开始》新鲜出炉，不仅结合案例详细解读了Vivado 的相关设计流程、时序约束、设计分析和Tcl脚本的使用，且倾情贡献 41 个电子教学课件， 隆重推荐！
内容简介：
本书涵盖了Vivado的四大主题：设计流程、时序约束、设计分析和Tcl脚本的使用，结合实例深入浅出地阐述了Vivado的使用方法，精心总结了Vivado在实际工程应用中的一些技巧和注意事项，既包含图形界面操作方式，也包含相应的Tcl命令。
本书语言流畅，图文并茂。全书共包含405张图片、17个表格、172个Tcl脚本和39个HDL代码，同时，本书配有41个电子教学课件，为读者提供了直观而生动的资料。
在vivado实现FPGA时出现DRC RTSTAT-2错误，经查看发现是时钟路径过长导致的时钟布线资源不够的问题；
解决方法：1、开启gated_clock_cinversion综合选项；
2、时钟gate模块中添加gated_clock="yes"选项；（在输入接口处添加）
3、keep_hier选项不能选择为yes，否则也不能插入clock gate；
注：详见vivado官网论坛https://forums.x...
Vivado工具是Xilinx公司开发的一款综合设计工具，主要用于FPGA (Field Programmable Gate Array) 的设计和实现。该工具集成了综合、仿真、实现、调试和验证等多种功能，可以支持Verilog、VHDL等硬件描述语言进行设计。
Verilog语言是一种硬件描述语言，可以用于描述数字电路的行为和结构。Verilog语言具有较好的可读性和易于调试的特点，因此在数字电路设计方面得到了广泛的应用。
在使用Vivado工具进行FPGA设计时，需要首先使用Verilog语言进行电路的描述，包括硬件的组成、逻辑运算以及时序控制等。通过Vivado工具进行综合、布局、布线以及生成比特流文件等步骤，最终生成可直接烧录到FPGA芯片的配置文件，实现所需的数字电路功能。
需要注意的是，在使用Vivado工具进行FPGA设计时，需要对Verilog语言的基本语法有一定的掌握和编程能力，同时对数字电路设计的基本原理和方法有一定的了解，才能更好地使用该工具进行数字电路设计的开发和实现。
