铺垫了这么久, 我们今天终于可以讲讲IC半导体的前端设计啊,

这里主要以MOSFET我基础的制图做讲解

要强调一点,这个画图和工艺有很大很大的关系, 不清楚半导体制程的同学一定把制程弄清楚,怎么制作半导体的, 不然你会弄不明白为什么制图的一些步骤

关于制成请参考文章: https://zhuanlan.zhihu.com/p/24690079619

视频请参考: https://www.bilibili.com/video/BV1bJvPeuEnh/?spm_id_from=333.1391.0.0&vd_source=0fe44b59f009ec279f1191988a29b5d3

看明白再往下看你就很容易明白

我们用的软件是cadence virtuoso ,当然也有其他eda软件,但是都是类似的,

你抄我 我抄你的区别

下面先看一个NMOS

软件的左边会告诉你每种颜色图案的意思

上篇我们大致说了下大部分能用到的图案的意思 ,这里再解释一下

Nwell 就是 N 型材料 ,pwell 同理

Active region 就是实际做出来的时候的有效区域 ( 制作的时候都是设定一个 nwell, 或者 pwell , 然后加工后就自然形成 active 区 )

Poly 多晶硅 , 就是专门用来做 gate 栅极的 , 有时候也可以直接当做导体用

N+ 是 n 离子注入区 , 比方说我们 active 区域都是先进行 N+ 离子注入 , 再形成 active 区域

P+ 是 p 离子注入区

Contact 就是接触点 , 有限面积内越多越好 , 减小电阻

Metal1 就是金属层 1, 因为半导体有很多层 , 这里是第一层 , 有可能看到 metal2,3,4 之类的

这里想强调一点,我们看图

我们黑色的背景2,代表都是P型材料,

为了制作NMOS ,我们需要再P型材料上打一个N型的地基, 也就是3,

这里我们用建筑语言类比啊, 地基在半导体就是衬底啊

另外我们发现没, 有个1橙色的方框, 这个是Pwell ,P+搞掺杂的P区, 这个是bulk区, 为了让这个晶体有个类似基准一样,

可参考文章

https://zhuanlan.zhihu.com/p/24186520658

下面我们在一个pmos , 上面如果看懂了,就容易理解PMOS结构图了,都是一样,

是不是先有一个n区(绿色), 为了制作pmos.先挖一个pwell(橙色矩形区啊)

然后就形成了active有效区,紫色部分, 再铺上poly多晶硅,这样就形成了sdg这个结构,至于是左边定义为d区还是右边定义为drain区, 无所谓的,看你需要

我们来把PMOS 和NMOS放在一起比较看看,你们能发现什么吗

他们的设置参数都是一样的,

我们发现没pmos 比nmos尺寸大多了,

可能有同学说, 是不是你截图把变小了, 后头我们会展现一个cmos,在同一张图纸上,你再观察下,是不是还是pmos的尺寸比nmos大

这时为啥呢?

最根本的原因是nmos的载流子的迁移率比pmos好

原理 ：MOSFET 的导电能力主要取决于载流子的迁移率，即载流子在电场作用下的移动速度。在 NMOS 中，载流子是电子；而在 PMOS 中，载流子是空穴。电子的有效质量比空穴小，在相同的电场作用下，电子的迁移速度比空穴快。一般来说，电子的迁移率大约是空穴迁移率的 2 - 3 倍。

通俗的话就是 pmos 导电能力差点 , 只能增加面积 , 和线一样 , 线越粗 , 阻抗越小

明白了吧 .

我们来看下一个 inverter 反相器的设计

先看电路图

我们看到芯片设计的时候 1,2, 处是不是要连接 , 这就是 mosfet 的 bulk

逻辑就是高电平输出低 , 低电平输出高

1 先画一个 nmos

2 再画一个 pmos

3 个自参数如下

第 4 步 , 就是连线 , 打 contact, 过孔 via 之类的

完成效果如下

看明白了吧

那有的同学说我想让这个mos驱动能力更强,怎么做呢

下面是一种办法,增大面积 ,

我们来看看

原理还是一样的,只不过比如nmos 本来只有一个drain通道, 现在并行了2个

Source同理,有了3个,面积增大了 驱动能力是不是变强了啊

至于其他的逻辑们, 只要你掌握了这个原理,都是一样的NAND ,xor那些我就不说了,看看就行

最后我们在看下实际芯片

我们取intel pentium奔腾芯片一个反相器看看

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